基于FPGA的实时波束形成外文翻译资料

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译 文

基于FPGA的实时波束形成

信号x2只是x1的延时拷贝。该下转换过程将信号乘以a振荡器频率为-f0，并给出基带信号y，即

（8）

波束形成器对y2应用时间校正在时间t0前进,即

（9）

t0 =t的条件简化了以上

（10）

这与固定频率无关阶段e-j2pf0t.该相位校正被计算，与使用天空的窄带波束形成器的相同频率f0（双边带的中心频率）宽带波束形成器）需要进行相位校正因为几何延迟显示在RF中，但是在基带处理中删除。

时域波束成形的实现在计算上是直接的，需要一个plex乘法（用于相位校正）以及缓冲器和过滤器来实现时间延迟；复杂性根据设计而有所不同。ATA波束形成器利用全部和分数采样延迟，反馈和校准电路。作为具有任意系数的FIR滤波器的分数延迟的实现使得能够进行幅度校正和有限的带通整形。

3.硬件实现

3.1．硬件

ATA实时波束形成器被实现使用许多并行高速现场可编程门阵列（FPGA）。为波束形成器选FPGA是赛灵思Virtex II的优点在BEE2中实现（Berkeley Emulation Engine 2），动态重构伯克利设计的能力强大的计算平台无线研究中心（BWRC）和描述Chang等[2005]，如图5所示。每个BEE2提供五个FPGA，四个用于波束成形和五分之一用于控制。使用ADC和DDC实现BWRC iBobs（互连分线板），并使用一个共同的设计与ATA相关[Urry et al.2007年]。BEE2及其相关的设计工具快速实现FPGA设计而不需要HD专业知识的能力和局限性BEE2平台导致了一些重要的设计实际执行ATA的选择波束形成器，如本秒的剩余部分所述，可以使用不同的设计选择最新一代FPGA，具有不同的层次的I/O，逻辑门和可实现的时钟速率。

3.2. 数据流

显示了三个完成的波束形成器图6和图7所示，它们被配置在一个企业架构中，因为这样命名相似于多层次的结构组织图表[Hansen，1998]。单个双极化波束形成器ATA-42需要19个BEE2的FPGA，离开二十分之一可用于打包输出数据到10 Gb以太网上的用户乐器。该FPGA以采样率同步计时104.8576 MHz。图7所示的较高层次更接近天线未处理的信号最低层提供最终的双极化时间域输出。组合输入数据速率为140 Gbps对于84个输入，双极化输出有一个总数据速率为3.35 Gbps。复制当前前端和每个天线的数据速率，ATA-350可以为每个波束形成器提供1.2 Tbps。在图7的企业架构中，大多数节点称为叶节点。叶的输出节点y[n]由输入xi[n]给出

（11）

其中输入是数字化的天线流。波束形成校正包括全采样延迟，在滤波器b中实现的分数延迟，振幅调整Ai，并进行相位调整角度8i和速率。连续阶段称为分支节点，并且具有由它们的分别描述的输出y[n]tive输入xi[n]

（12）

在这种情况下，输入是较早的节点的子波束。最底层的分支节点是修改后的版本标准分支节点，称为圆形分支节点。 它只接受两个输入，x1，x2作为x和y极化合成光束，并具有两个组合模式生成两个输出y1，y2。线性时要求极化，它充当直通，例如，BEE2的详细视图。该单位的大小适合一个标准的19“机架所示。 四角FPGA用于波束形成，并且每个都通过四个XAUI端口进行I/O访问如FPGA所示。中心FPGA严格使用用于指挥和控制。yi[n =xi[n]。当要求圆极化时作为组合器，如同

（13）

说明了三种节点的框图在图8中，进一步讨论了其功能在以下部分。企业档案馆的选择，讲座简单，使模块重用最大化；然而它消除了大多数通信和地方校准的一些实际限制，进一步讨论在第4节。

所有数据流在光束前者使用10吉比特附件进行管理单位界面（XAUI）标准。 这个标准很容易在BEE2和iBob平台上实施，并进行工作好的同步系统。这些链接包括“数据”和“带外”信号路径。前者是复用为每个链路四个复杂时间序列（8位实际 8位虚拟每个样本）和后者被使用发送1秒和10毫秒的脉冲，用作同步参考数字系统。同步脉冲与强制空气FPGA冷却一起使用以及将电缆衰减最小化的物理布局优化高速XAUI的质量和稳定性链接[Armstrong，2009]。

3.3. 叶节点波束形成器

现在了解整个系统记住，我们继续详细说明波束形成器处理架构，开始叶节点。遵循图8a中的框图，叶节点实现所有的波束形成更正，并且是完整的波束形成器。后来的节点提供副光束加法和可选附加处理。因此，级联波束形成器在任何类型的节点中，提供校准的波束所有天线包括在终端之前。

叶节点是波束形成的第一种类型节点遇到DDC后。每个叶节点都是有效的，一个独立的八元波束形成器，对仪器偏移进行所有必要的校正，几何指示校正和自定义波束成形系数。除了这些修正，叶节点必须向控件提供诊断和校准数据软件。两个XAUI输入链路提供八个天线输入；单个XAUI输出链路传输子光束和参考天线用于校准。

ATA波束成形机架的图像。由于空间限制，已经缝合了几个图像一起创造这张照片。波束形成器 1号是最左边的机架。波束形成器 2号是中间架。最右侧的机架是DACs和波束形成器3。波束形状数3和2共享ADC iBobs，但是波束形成器 1号是独立的。

企业波束成形架构使用在ATA波束形成器中。每个最上面的输入代表共有八个不同的输入，共有96个输入双极化波束形成器。一般来说，左边是42x偏振输入，右42是y偏振输入。对于ATA-42，有6个双极化对没用过。第一层应用波束成形校正叶节点。以下三层是分支节点底部是一个特殊的循环合成分支节点。两个输出可配置为x极化和y偏振光束或右和左圆形梁。虚线框表示实现的每个BEE2中的这些节点。

3.3.1. 延迟更正

第一个叶节点校正是可编程的延迟，其分布在粗或全样本之间，延迟模块和一个精细或分数的延迟模块。粗延迟用1024样本实现可变延迟存储器缓冲区和计算延迟（或前进）相对于默认值512应用样本。这提供了约plusmn;4.88 mS的延迟范围，这允许几何和光纤延迟对ATA-350设计目标的修正足够900米阵列孔径。

精细的延迟实现为六抽头实时系数FIR滤波器，产生12位系数通过一般的最小二乘法算法[Laakso et al。1996]。系数的精度较高（相对数据）允许精确的滤波和幅度控制（通过缩放所有系数）。过滤器长度的六个水龙头平衡过滤精度（相对于理想分数延迟）对设备利用率。更长的过滤器不适合叶节点固件，但可能是在未来的FPGA平台上实现更多资源。图9和图10说明了最坏的情况幅度误差和最差情况下的相位误差具有不同数量的水龙头的过滤器。ATA设计使用72 MHz的默认带宽（0.7标准化）和6个滤芯。这提供了最坏情况的振幅误差为8％，最差情况下相位误差为4度；该三个波束形成器固件模板，包括叶节点，分支节点和圆形牧场节点。所有波束成形校正都发生在鳗鱼节点。其他节点提供子光标校准组合，以及一些增强的输出处理。最差的幅度误差作为函数归一化的工作带宽一般为最小正方形精细延迟滤波器，绘制不同数量点击FIR滤镜。目前的ATA过滤器使用a6个水龙头的默认带宽为0.7。错误是频率和具体延迟相关的一个最差的错误发生在带边缘附近实施了半采样延迟。这些的效果错误在5.5节中讨论。设计带宽该过滤器限制了可用带宽波束形成器，达到84 MHz的DDC带宽。

除了增加过滤器长度，哪个是在目前的设备利用率水平上不可行，进一步优化细延迟滤波精度可以通过降低设计带宽或通过作为操作的函数的最差相位误差，处理精细延迟滤波器的带宽，使用相同的过滤器设计如图9当前的ATA过滤器使用一个默认带宽为0.7。计算系数的替代方法。为了考试，由于最差的错误靠近带边，发现具有设计带宽的6抽头滤波器为0.75，工作带宽为0.7导致误差减小至5.5％，振幅2.4度相。其他技术，如遗传优化滤波器系[Ahmad and Antoniou，2006]后，可能会提高性能，但不在本文的范围。

延迟值是以间隔软件更新的约3秒。天文来源的延迟率是足够小，这是合理的；最坏情况下，沿900米基线的实际速率约为0.023 ，ATA-350的采样率为每104.8576 MHz，或每秒0.008个样品ATA-42。最差的相位误差发生在带边缘，ATA-42约为3度；而大多数来源和大多数基线并没有表现出最差的恶化率。

3.3.2.相位更正

叶节点相位校正应用于如图所示，由复振荡器馈送的plex乘法器在图8a中。 复合振荡器扩展图11角度分辨率为10位（0.35度）到最小 模拟角度量化误差，具有更大的误差对波束成形的影响比随机分布的误差，相角和速率的结构电路。 电路的输入包括边缘率、方向、起始角度和异步负载。输出正弦可编程速率累加器是一种有用的设计可能扩展到额外的寄存器，或者额外的差分（例如，二次速率）项。访问LUT被多路复用用于资源效率。如图所示，多路分解器的输出是级联的正弦和余弦值。

量化的错误和纠正方法由Smith和Guo [1983]描述，最近由Jiang等人描述。 [2003]。来自查找表的所得相量具有12个实数和12个虚数位的精度，以最小化由于主信号的量化和调制引起的伪影。12个实数和12个虚数位的选择将这些误差限制在振幅小于0.03％，相位为0.02 deg，使得最终的实际值达到-70 dBc。相位比率具有31位（包括符号位）的精度和大约1.5 mHz至1.6 KHz的范围。在八个天线信号路径之间复用对查找表的访问，以节省FPGA资源。这导致f/8的硬件更新速率。在最高相位速率下，硬件更新之间的误差小于0.03度。相位速率表示必须更新相位系数以使合成光束指向源的频率，并且对于像ATA这样的仪器观察到的恒星光源是有意义的。通过区分（3）中的相位项，发现这些速率被称为射电天文学中的边缘率，由

(14)

使用220 ps / s和10 GHz的ATA-350值给出了相位速率为2.2 Hz，虽然精确值取决于源，基线和天空频率。如图11所示，累加器以与每个天线相对于阵列原点的唯一条纹频率的值成比例的速率递增（用图11中的标志符号表示为幅度）总的来说，电路是离散时间的实现

(15)

发生速率和初始角度的软件更新大约每3秒一次。相位的高阶导数足够小，以至于在这里实际上并不重要。

3.3.3. 校准相关器

除了波束成形校正之外，叶节点还进行测量以协助波束形成器的校准。在第4节中介绍了校准方法的详细讨论。为了硬件讨论的目的，知道使用宽带N基线互相关策略就足够了。叶节点波束形成器的每个信号路径包括128-bin FX型相关器。 这个简单的相关器是离散时间的实现。

(16)

其中c [f]是相关谱，x [n，f]是天线信号的第n帧的离散谱，y [n，f]对于参考天线信号是相同的，而k 代表整合的持续时间。叶节点在校准相关器中使用128点快速傅里叶变换（FFT）；该长度平衡了设备利用率与RFI切除和延迟范围容量。参考光谱可以软件选择为相同的天线本身（产生自相关）或FPGA范围的参考天线，产生互相关。通常，选择给定FPGA中性能最好的天线（即，最低无噪声）作为参考天线，以提供最佳质量校准。这种相关器在FPGA中占据有价值的空间，并且最小化其占用空间在校准时间之间的权衡中是重要的。精度和设备利用率。 改进器件利用率的几种方法包括减少占空比相关器，减小FFT大小和降低位分辨率。这些都有其缺点，总结在表1中。所有这些都是进一步调查的对象。第3.5节将进一步讨论设备利用率。

3.4.分支节点波束形成器

叶节点之后的波束形成节点使用分支节点固件模型，允许从许多叶节点构建一个大型，可扩展的系统。两个分支节点架构如图8b和8c所示，非常相似。我们将重点关注图8b的中间分支节点，突出显示与需要保证的圆形分支节点的差异。

分支节点是I/O限制而不是处理限制。这是由于没有波束转向校正和每个FPGA只有四个XAUI端口的有限可用性，所有这些都用于提供与其他节点的互连。中间分支节点接受三个包含一个流的XAUI输入，并产生一个包含交织子束和参考数据的XAUI输出。圆形分支节点接受两个XAUI输入（标称正交极化子波束），并在两个XAUI输出端口中的每一个上产生相同的交错双极化输出。相比之下，叶节点接受两个输入，每个输入包含四个流。

分支节点模型中的额外处理能力可以添加更多的处理元素。交叉相关器增加到256个存储区，用于额外的频谱分辨率，并且可以将输入参考天线或子波束相关联。前者导致更直接的校准溶液，而后者提供更灵敏度和更复杂的校准策略。中间分支节点包括一个大的16k通道光谱仪，并允许波束形成器内的精确，灵敏的光谱仪。循环分支节点不能容纳两个这些光谱仪，因此将其时间序列上游传递到最近的中间分支节点进行分析。该架构如8图所示。

分支节点模型中信号调理的最后阶段是上变频器和32抽头希尔伯特变换块。为了模块化，这些被包括在中间分支节点以及圆形分支节点的两个极化上，尽管它们仅在波束形成器系统的最终节点中启用。当用户乐器利用来自波束形成器的52MHz模拟输出时，使用这些块;复数时间样本流必须在DAC之前转换为纯实时采样。离散Hilbert变换[Kak，1970]是一个用于数字信号处理中边带选择的众所周知的变换。它将复数信号转换为仅由

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